瑞萨科技计划08年使硅贯通电极达到实用水平 2010年量产薄型层叠SiP

来源：－－作者：－－浏览：413 时间：2016-08-10 14:18

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摘要：瑞萨科技在“第九届半导体封装技术展”（2008年1月16～18日，东京有明国际会展中心）上，展示了硅贯通电极。该公司采用了“填缝（Caulking）压焊法”，在层叠的半导体芯片上施加负荷，使金凸起管脚(Au bump)变形并相互连接芯片，形成硅贯通电极。瑞萨首先将在08年通过单层化合物半导体芯片，使贯通电极达到实用水平。贯通电极将作为向晶体管背栅（Back Gate）输入偏压的电极使用。　　如果

　　瑞萨科技在“第九届半导体封装技术展”（2008年1月16～18日，东京有明国际会展中心）上，展示了硅贯通电极。该公司采用了“填缝（Caulking）压焊法”，在层叠的半导体芯片上施加负荷，使金凸起管脚(Au bump)变形并相互连接芯片，形成硅贯通电极。瑞萨首先将在08年通过单层化合物半导体芯片，使贯通电极达到实用水平。贯通电极将作为向晶体管背栅（Back Gate）输入偏压的电极使用。
　　如果使用填缝压焊法生产硅贯通电极，则可将层叠芯片的SiP封装高度降至原来采用线焊时的1/2以下。瑞萨科技将面向手机等对薄型化要求较高的用途使用该技术，“2010年度正式开始量产采用该技术的薄型层叠SiP”（解说员）。
　　基于填缝压焊法的硅贯通电极的样品已经试制完成。目前正在开发量产时的关键技术。目前存在的主要问题是通孔的开孔方法和凸起管脚的形成方法。虽然试制品可采用现有的线焊技术形成凸起管脚，但存在无法缩小管脚间隙的缺点。原因是引线直径为18～20μm，压焊时引线直径变成40μm左右时便会断裂。因此，为了实现35μm以下的狭小间距，瑞萨科技正在研究通过电镀形成凸起管脚的方法。目前，半导体芯片已经实现了35μm的管脚间距，目的就是为了解决这一问题。

　　　　　　　　　　　　　　　　　　　　　　来源：日经BP社

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型号	厂商	价格
EPCOS	爱普科斯	/
STM32F103RCT6	ST	￥461.23
STM32F103C8T6	ST	￥84
STM32F103VET6	ST	￥426.57
STM32F103RET6	ST	￥780.82
STM8S003F3P6	ST	￥10.62
STM32F103VCT6	ST	￥275.84
STM32F103CBT6	ST	￥130.66
STM32F030C8T6	ST	￥18.11
N76E003AT20	NUVOTON	￥9.67

型号/产品名	平均报价	涨跌幅
STM8S003F3P6	1.55	1.12%
74HC573D	0.64	2.86%
2N7002	3.66	400.00%
STM32F103C8T6	7.47	27.87%
1N4007	1.58	0.00%
ADM2483BRWZ	8.90	3.21%
SHT10	16.21	5.88%
STM32F103RCT6	12.56	24.44%
78L05	10.55	66.67%
LM358	118206.75	16.67%

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