3D IC的EDA工具之路

最近提出了有关3D IC的三个问题：什么是3D IC，它们是否实际可行，以及它们有什么不同？这些问题的答案可能多种多样，但半导体业确实正在逐渐地为传统二维摩尔定律标尺增加一个垂直维度（即堆叠）。

减少IC之间互连的长度可能会给移动系统应用的性能、功率和封装尺寸带来一种巨大的飞跃，主要动力就是3D IC。将一只移动处理器芯片与独立的存储芯片结合到一起，这是一种自然发展出来的3D结构。例如，三星电子公司最近推出了一款3D IC，该公司将一只存储芯片堆叠在硅片芯上，两者间采用了（垂直的）TSV（硅通孔）金属化孔，在芯片的顶部和底部都建立了连接（图1）。TSV技术能够实现一种广泛的I/O存储接口，较其它方案的功率降低多达75%，因为其互连与I/O电路的负载电容较小。

Tezzaron半导体公司专业从事存储器产品、3D晶圆工艺以及TSV工艺，它采用一种晶圆打线技术，在三个层面上堆叠芯片，该技术采用类似于US Mint的铜超级触点，用铜镍合金工艺制作波片。Tezzaron的Super-8051带堆叠存储的微控制器比普通8051微控制器的耗电低90%，因为它没有片外I/O。不过，制造商不能在打线以前做晶圆探测，因为探测会造成缺陷。

为了缓解3D堆叠IC的挑战，很多公司都在采用一种中间方式，即2.5D，用一种无源的硅中介层来连接各个片芯（图2）。包括Mentor Graphics公司首席执行官Walden Rhinies在内的很多业内人士都将2.5D方案看成是到达3D IC的一个缓慢上升的迁移路径。Rhines相信，2.5D方案的时间要比很多人的预期更长久，因为这种方案更多是演化，而不是革命。

Xilinx公司也在自己新的2.5D SSI（堆叠硅互连）FPGA中采用了这种方法，包括Virtex-7 XC7V2000T，它集成了四个FPGA片芯，相当于200万个逻辑门、46512 kbit的块状RAM、2160个DSP片，以及36个10.3125 Gbps的Xilinx GTX（千兆位收发器扩展）收发器（图3）。Xilinx在一个无源硅中介层上堆叠这些片芯，从而能够在FPGA之间做出1万多个互连。Xilinx公司首席技术官Ivo Bolsens表示：“SSI较其它方案在每瓦I/O带宽性能上提高了两个以上数量级，这再次说明了2.5D与3D在功耗与性能方面的差异。”

对于支持新3D IC项目的EDA工具的选择，可能会使实现设计的方式产生差别。尽管可以采用现有的2D IC工具，但如果增加一些应对3D设计挑战的技术还是有好处的。大多数主要EDA供应商都对3D IC采用一种谨慎的观望态度，不到最终不会给自己的2D工具增加功能。同时，很多较小的EDA供应商则正在建立面向3D设计的工具。例如，Tezzaron的3D PDK（工艺设计套件）就包含了新的以及已有的工具，能帮助将设计方法转向3D。

1　TSV的不足

Synopsys公司实现平台的产品营销经理Marco Casale-Rossi认为，3D IC的EDA工具开发必须起始于TCAD，用于建立TSV物理特性的模型。该公司的硅工程部已经与多家选定的合作伙伴做了这一工作。设计人员必须解决一个问题，即TSV会给靠近过孔开口处的有源硅区带来应力，这可能干扰电路的工作。在28nm工艺尺度时，“隔离区”（keep-out zone，即环绕一个TSV的区域，其中不能插入有源电路）可能要占据相当于约5000只晶体管的面积。Casale-Rossi称，如果在一只芯片上布放很多有相应隔离区的TSV，则片芯上会产生大量不可用的区域。Synopsys最近申请了一项解决TSV所产生应力的技术专利。该技术已不是TCAD软件，而是IP（智能产权），Casale-Rossi预测它将有助于减轻3D IC制造中的应力。该公司还申请了RLC建模（电阻/电容/电感）以及3D IC提取的专利应用。